「我們估計,單一封裝的總功耗將增加約6倍。」台積電先進封裝研發處長陳燕銘在SEMICON Taiwan 2026異質整合國際高峰論壇指出,隨著CoWoS封裝尺寸持續擴大、SoIC 3D堆疊增加,從2024年至2029年,AI封裝需要處理的功耗將快速攀升。
台積電預估單一封裝內的運算電晶體規模可提高約48倍,HBM總頻寬則增加超過34倍。隨著更多高功率元件集中在同一個封裝,供電與散熱也成為下一代AI封裝的兩大挑戰。
為解決這兩大問題,台積電提出的技術方向是盡量把相關元件往晶片靠近。供電端讓電容、穩壓器更接近運算晶片,散熱端則讓冷卻系統更貼近發熱位置,分別降低送電損耗與熱傳遞阻力。
封裝規模持續擴大,5年功耗估增6倍
陳燕銘指出,從2024年至2029年,CoWoS封裝尺寸將從3.3倍光罩擴大至超過14倍光罩,隨著整合的運算邏輯增加,單一封裝內的運算電晶體規模預計提高約48倍。
在記憶體方面,台積電透過增加HBM顆數、提高每顆HBM的I/O數量,以及提升單一I/O的傳輸速率,拉高整個封裝的記憶體頻寬。陳燕銘指出,2024年至2029年間,單一封裝的HBM總頻寬預估增加超過34倍,其中I/O數量約增加一倍,每個I/O的傳輸速度則提高約6倍。
當運算晶片、HBM與3D堆疊的整合規模持續提高,單一封裝需要處理的功率也快速增加。陳燕銘指出,CoWoS與SoIC 3D堆疊會顯著提高系統功耗,因此「供電」與「散熱」成為下一代AI封裝必須同步處理的兩項挑戰。
挑戰一:供電損耗快速增加
為解決供電挑戰,台積電正在把電容、穩壓器等元件移得更靠近運算晶片,縮短電力從電路板送進封裝的距離。AI晶片功率愈高,需要輸送的電流也愈大,電流經過的路徑愈長,沿途產生的損耗也會愈明顯。
目前典型HPC AI系統的穩壓器通常設置在PCB,也就是電路板上,再將電力送進封裝中的運算晶片。陳燕銘舉例:「從600瓦增加到1400瓦,電力損耗將增加超過5倍。」原因在於導線上的電力損耗與電流平方相關,當晶片功率提高、需要輸送更大的電流,損耗增加的速度也會更快。
大電流也會增加供電穩定度的挑戰。陳燕銘指出,當供電過程中的電壓下降過大,可能讓電路運作速度降低,嚴重時甚至影響正常運作。因此,高功率AI晶片除了需要更多電力,也必須確保電力能穩定送到晶片。
台積電目前其中一個做法,是增加靠近晶片的電容。電容可以暫時儲存電力,在晶片瞬間需要大量電流時快速補上,但SoC本身面積有限,可配置的高密度電容受到限制,因此台積電進一步將高密度電容整合進中介層,增加可配置的容量。
陳燕銘也表示:「但這還不夠。」再往下一步,台積電研究把原本位於PCB上的穩壓器移得更靠近運算晶片,讓電源轉換的位置進入封裝,縮短大電流需要經過的路徑,降低送電過程中的損耗。
挑戰二:散熱已成問題
散熱方面,台積電同樣朝縮短與晶片距離的方向發展。首先是從封裝材料與結構改善散熱效率,陳燕銘指出,透過封裝蓋板、材料與晶片配置等調整,台積電已在CoWoS系統展示最高約40%的接面至環境熱阻改善。熱阻可以理解成熱從晶片往外傳遞時遇到的阻力,熱阻降低,晶片產生的熱就更容易傳到外部冷卻系統。
隨著AI晶片功耗持續增加,下一步則是讓冷卻液更靠近發熱位置。目前常見的液冷方式,是在封裝上方裝設冷板,讓冷卻液流過冷板並帶走熱能。不過,晶片與冷板之間仍隔著封裝蓋板與導熱介面材料(Thermal Interface Material,TIM),熱必須先穿過這些材料,才能傳到冷卻液。
台積電正在研究把微流道(microchannel)直接整合進封裝蓋板。微流道是讓冷卻液流動的細小通道,直接做進封裝後,可以讓冷卻液更靠近晶片,同時將原本兩層TIM減少至一層,降低熱傳遞過程中的阻力。台積電也持續研究更進一步的液冷方式,提高高功率晶片的散熱能力。
更長期來看,陳燕銘表示,「最終目標是完全消除TIM材料的使用」,進一步將封裝與冷板整合,並讓微流道更靠近晶片背面,減少熱傳遞途中需要經過的材料。不過,這部分仍屬前瞻方向,此次並未公布量產時程。
隨著單一AI封裝能整合的運算規模持續提高,供電與散熱的設計也必須跟著改變。台積電在供電端把電容、穩壓器移得更靠近運算晶片,散熱端則讓冷卻系統更接近發熱位置,以降低送電損耗與熱傳遞阻力,因應AI封裝功耗持續攀升帶來的壓力。
責任編輯:李先泰
